Cuprins

Aceasta lucrare poate fi descarcata doar daca ai statut PREMIUM si are scop consultativ. Pentru a descarca aceasta lucrare trebuie sa fii utilizator inregistrat.

Extras din document

Cuprins
INTRODUCERE
Ipoteze simplificatoare pentru obtinerea testelor
Obiective urmarite la testarea circuitelor
Defectele in circuite digitale
Clasificarea generala a defectelor dintr-un circuit
Defecte logice
Clase de defecte logice
I. Defecte de conectare
II. Defecte de scurtcircuit
III. Defecte de interschimbare
CAPITOLUL I
1.1. Concepte si conventii
1.2. Indicierea vectorilor determinati
1.3. Diferenta (diferentiala) booleeana
1.4. Notiuni generale privind generarea testelor
1.5. Studii asupra defectelor in circuite digitale
1.5.1. Efectele defectelor logice simple
1.5.2. Ecuatia de test pentru defecte simple
1.5.3 Efectele defectelor logice multiple
1.5.4 Functia de test pentru defecte multiple
1.5.5 Functiile de test pentru defecte de conectare
1.5.6.Generalizari
1.5.6.1.Circuite cu mai multe variabile de iesire
1.5.6.2. Defecte in variabile ramificate
1.6. Relatii intre defecte in circuite combinationale
1.6.1. Relatiile de de echivalenta si de implicatie
intre defecte
1.6.2. Echivalenta si implicatia structurala a defectelor
in circuitele combinationale
1.6.2.1. Diferenta booleeana la variabilele de baza
si la variabilele de ramura
1.6.2.2. Relatii determinate de structura intre defectele de conectare din circuite combinationale arborescente

Alte date

?

INTRODUCERE

În realizarea echipamentelor electronice complexe folosite azi in industrie si cercetare, mai cu seama a sistemelor de calcul, cerintele privind asigurarea unei fiabilitati cat mai inalte cresc in mod spectaculos. Aceste cerinte sunt cu atat mai stringente la computerele care opereaza in timp real sau cu diviziune in timp. În acest context, testarea functionarii corecte care trebuie facuta dupa tehnici riguros precizate, se individualizeaza tot mai mult ca o activitate cu mare pondere in intretinerea sistemelor.

Odata insa cu cresterea continua a complexitatii circuitelor, creste aproximativ liniar cu aceasta si complexitatea masuratorilor necesare testarii functionarii corecte. De asemeni, efortul de testare creste exponential cu numarul de intrari si de iesiri ale subansamblului studiat.

În aceste conditii, apare ca vitala asigurarea unei eficiente deosebite a muncii de testare, care, in caz contrar, poate intrece volumul de mijloace financiare si de timp cerut de realizarea intregului produs.

De aceea, deosebit de important este sa se ia in consideratie, inca din faza de proiectare a circuitelor, si testabilitatea acestora. Testabilitatea trebuie gandita ca un efort concentrat de asigurare a unei eficiente maxime pe parcursul intregului ciclu de viata al produsului, din faza conceptiei si proiectarii, trecand prin productie, pana la service-ul din timpul exploatarii.

În termeni cantitativi, testabilitatea este definita ca masura usurintei ce care se pot scrie si executa programe de testare comprehensive, ca si a facilitatilor in izolarea componentelor, subansamblurilor si sistemelor defecte.

Testabilitatea produsului trebuie prevazuta din faza de proiectare; de aceea, testabilitatea trebuie privita ca parte a specificatiilor functionale pe care sistemul proiectat trebuie sa le respecte. Înaintea acceptarii proiectarii fiecarui sistem, trebuie prevazute modalitatile de testare a sa in timpul fazelor proiectarii, in productie si in campul de aplicatie al produsului.

Din observatiile expuse mai sus rezulta principalele avantaje ale proiectarii cand se tine cont de necesitatea testabilitatii:

1) scaderea timpului cerut de trecerea produsului din faza proiectarii in cea a productiei;

2) reducerea efortului proiectului de urmarire a asimilarii in fabricatie a produsului;

3) scaderea costurilor totale de fabricatie si cresterea beneficiilor;

4) optimizarea transferului de informatie dintre personalul din proiectare si cel din productie (testare);

5) scaderea loturilor initiale si de-a lungul ciclului de viata, avand ca urmare sporirea vanzarilor;

6) scaderea timpilor de testare si reducerea intarzierilor in productie;

7) sporirea puternica a productivitatii muncii de service, deoarece diagnoza si depanarea devin mult mai eficiente.

Lucrarea de fata studiaza obtinerea algoritmilor de testare a circuitelor logice combinationale si unele abordari ale testarii circuitelor logice secventiale. De asemenea, pentru ca gestionarea manuala a testelor este foarte dificila la circuitele complexe sau duce la seturi de teste de slaba calitate, se vor studia tehnici de automatizare a testarii, prin folosirea programelor in limbaje evoluate (C++).

Programul de gestionare automata a testelor are :

a) ca intrari: descrierea codificata a circuitelor logice respective, precum si setul defectelor de diagnoza (aproape totdeauna, defectele de conectare de tip S-a-0 (“stuck at 0”=”fixat la 0”) sau S-a-1;

b) ca iesiri: setul de teste cu rezultatele corecte asteptate, precum si toate informatiile necesare diagnosticarii automate.

Setul de teste automat trebuie sa indeplineasca urmatoarele conditii:

a) detectarea a minimum 95% (uneori 99%) din totalul defectelor posibile;

b) repetabilitatea testelor (testele dau aceleasi rezultate, nefiind influentate de stari initiale diferite ale circuitului);

c) izolarea automata si rapida a defectelor;

d) actualizarea rapida a testelor, corespunzatoare unor modificari introduse in proiectarea circuitelor logice de testat;

e) increderea in corectitudinea testelor;

f) compatibilitatea cu o baza de date deja existenta, verificata, utilizata anterior in proiectarea automata a circuitelor, care contin toate informatiile despre circuitele logice de testat, necesare generarii testelor.

În concluzie, setul de teste trebuie sa fie:

a) complet (sa detecteze (aproape) toate defectele ce pot apare);

b) minim posibil, pentru a minimiza timpul cerut de aceasta functionare ce serveste asigurarii mentionate.

Odata defectul detectat, teste suplimentare pot deveni necesare pentru a identifica modulul defect.

Defectele pot fi studiate pe doua mari nivele ierarhice: nivelul ansamblului (compus din module interconectate) si nivelul modulelor corespunzatoare unei plachete. Acest al doilea nivel va fi studiat in aceasta lucrare.

Defectele in circuitele logice pot fi:

a) complete (duc la functionarea diferita a circuitului);

b) partiale (degradeaza unii parametri electrici, statici sau dinamici ai circuitului).

Defectele partiale (cum ar fi cele care afecteaza curentii, tensiunile, formele pulsurilor, intarzieri ale semnalelor, reflexii, hazardul), fara a modifica functiile logice ale circuitului, nu se vor studia aici; ele se detecteaza prin masurarea unor parametri analogici. Aceste defecte pot fi corectate prin realizarea de conexiuni mai scurte, adaptare, izolare si proiectare care exclude hazardul.

Totalitatea defectelor unui circuit se imparte in clase de echivalenta, ale caror elemente sunt indistinctibile, orice teste s-ar aplica (comportarea circuitului va fi aceeasi, in oricare din aceste situatii). Pentru diagnosticarea unui defect dintr-o clasa e necesar accesul in interiorul circuitului logic si verificarea succesiva a tuturor defectelor potentiale din clasa respectiva.

Ipoteze simplificatoare pentru obtinerea testelor

1. Obtinerea testelor e mult simplificata daca circuitul nu poate avea mai mult decat un singur defect in orice moment. Aceasta presupunere, folosita in majoritatea metodelor de obtinere a testelor, este justificata numai cand testarea este suficient de frecventa pentru ca probabilitatea producerii a mai mult decat un defect intre doua testari sa fie neglijabil de mica cu mai multe ordine de marime mai mica decat probabilitatea producerii unui defect, si ea relativ scazuta.

2. De asemenea, probabilitatea producerii unui singur defect fizic care implica mai multe erori logice simultane va fi tot neglijabil de mica. Chiar in acest caz, ipoteza unui singur defect poate sa nu fie valida la testarea initiala a circuitului.

3. În evolutia circuitelor, de la circuitele DRL (diode-resistor logic) la DTL (diode-transisor logic), TRL (transistor-resistor logic) si TTL (transisor-transistor logic), cele mai multe defecte pot fi reprezentate printr-o intrare sau iesire a unei parti ca fiind S-a-0 sau S-a-1. Aceasta presupunere este valabila la majoritatea cazurilor discrete si integrate.

Ex. 1: Un defect mai complex care se poate analiza similar cu defectele S-a-0 si S-a-1 este reprezentat in figura 0.1. (se presupune logica pozitiva).